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基于PCI总线的高速实时数据采集系统

发布时间:2020-07-21 17:56:59 阅读: 来源:云台厂家

摘 要:本文介绍了一种基于PCI总线的高速实时数据采集系统的设计与实现方法,主要讨论了高速数据采集的存储与传输的硬件解决方案,以及该系统的控制逻辑的实现,最后给出了控制逻辑仿真波形。关键词:PCI总线;CPCI总线;高速实时数据采集;FIFO;CPLD

引言目前的大多数雷达信号处理机都是采用自定义总线,不具有通用性,每进行一些系统功能的改变就需要大量的硬件改动。而CPCI总线作为一种新兴的工业总线,其采用了PCI总线的电气特性以及VME总线的物理特性,兼具了二者的优点,正在不断的推广应用。由于PCI总线接口比较容易实现,因此我们采用了基于CPCI总线的工控机来实现雷达信号处理。作为雷达信号处理的前端,数据采集板是通用雷达信号处理机的不可缺少的一部分。本文就是根据某通用雷达信号处理机的要求而设计的。实践表明,该系统可以有效的解决数据的实时传输和存储问题,为信号的实时处理提供了方便。

数据采集系统的硬件结构在某通用雷达信号处理机中,我们需要对雷达输入信号的I和Q两个通道的信号进行中频采样,采样精度为12位,最高采样频率为20MHz,数据采集卡采集到的数据要通过PCI总线实时的传输给数字信号处理板。每路数字信号字长采用16位,两路合并为32位数据,通过PCI总线进行传输。根据以上要求,采用图1的设计方案。系统设计以PCI总线控制器为基础,通过主控写方式将采集到的I、Q两路数据实时传送给数字信号处理板。系统的主要功能模块有:ADC(AD9042)、PCI总线控制器(PCI9054)、FIFO缓冲器(IDT72V3660)、系统逻辑控制芯片CPLD(EPM7128)等。其中ADC采用美国ADI公司生产的一种高速度、高性能、低功耗的12位AD9042。它片内带有跟踪/保持放大器和基准电源,只需单+5V电源即能工作,并能以最高41MHz的速率提供与CMOS兼容的逻辑数据输出。而PCI9054是PLX公司的一种功能强大、使用灵活的PCI/CPCI系统总线的桥接芯片。它支持32位数据、33MHz速率的PCI总线,符合V2.1和V2.2版的PCI规范;既可以工作于从模式,又可以工作于PCI主模式下。本系统采用PCI9054的主模式传送。当FIFO输出的半满标志位(/HF)有效时,启动PCI9054的主模式写操作,把数据从FIFO由PCI总线传送到信号处理板。数据传送时,局部总线控制逻辑应驱动地址总线、数据总线、读写信号线及地址选通信号,控制PCI局部总线的数据传输。PCI一直监控局部总线,当PCI9054检测到地址选通信号有效,并且地址线被驱动为有效的地址信号时,表明局部总线有数据传送。此时,PCI9054会直接将局部总线数据存入其内部主控写FIFO,随后会向CPCI/PCI系统申请PCI总线控制权。在得到总线控制权后,根据映射地址自行完成本次主控写操作。局部总线控制器只需将数据写入PCI9054内部FIFO,其后的操作不需要CPLD的参与。由于PCI9054内部的主控写FIFO只有32级深度,实时传送高速数据时,PCI9054的内部FIFO会很快存满,而外界的数据仍会源源不断的传送过来,可能会造成数据的丢失,因此必须要扩展外部FIFO。同时,AD9042的数据输出需要与CMOS逻辑的接口器件相连接,因此我们采用CMOS器件IDT72V3660来扩展系统的FIFO。CPLD控制芯片主要完成系统的控制逻辑,包括数据采集控制逻辑、FIFO控制逻辑和PCI接口控制逻辑三部分。我们采用Altera公司的EPM7128来实现系统的逻辑控制,并利用MaxPlusII软件进行设计、仿真和调试。实验表明,EPM7128完全可以满足系统的设计要求,大大提高了系统控制电路的集成度。

数据采集系统控制和CPLD设计CPLD对系统的控制包括对AD9042的控制、对FIFO的控制以及对PCI9054的控制。其中,对PCI9054的逻辑控制是设计的重点。对于AD9042,只需要提供20MHz的编码信号ENCODE,它就会在每一个ENCODE信号的上升沿触发A/D转换。同时,IDT72V3660在写允许信号有效时,也是在WCLK信号的上升沿把FIFO输入数据线上的数据存入FIFO。因此,可以把40MHz的时钟信号二分频,得到的20MHz时钟信号直接提供给AD9042和IDT72V3660,启动AD9042的模数转换以及进行采样数据的存储。同时注意,由于AD9042的采集数据输出需要3个时钟延迟,系统刚启动时读取的3个数据是无效数据。因此,信号处理板在软件设计时,必须抛弃系统启动时读取的前3个数据。这样,A/D采样的数据就会以20MHz的频率存入FIFO,用以后续向信号处理板传输。PCI9054局部总线可以工作在M模式、J模式和C模式下,M模式是专门为Motorola公司的MPC850和MPC860提供直接非复用的接口,J模式是数据和地址复用的模式,而C模式是数据和地址非复用的总线模式。电路设计和时序控制比较简单,因此在本系统中PCI9054局部总线工作在C模式。利用其FIFO的主控功能,通过突发传输将数据传送到信号处理板中。传输控制电路如图2所示。CPLD充当局部总线的主控方,控制局部总线的数据传输,而PCI9054只作为局部总线的被动方。需要传送数据时,只要PCI9054没有占用总线(即LHOLD、LHOLDA无效),CPLD只需要使地址选通信号(/ADS)有效,同时送出有效的地址信号,就可以触发一次数据传送。PCI9054会在/ADS的上升沿锁存地址信号。数据传送时根据突发控制信号(/BLAST、/BTERM)可以选择单字传输、四字突发传输以及连续突发传输模式。如果Burst模式位和Bterm模式位使能,PCI9054就进入连续突发模式。这样,CPLD在发送出一个地址信号以后,就可以在每一个LCLK的下降沿送出一个32位数据。如果PCI9054没有准备好接收,它应该使它的准备好信号(/READY)无效,通知CPLD插入等待周期。同时,如果CPLD没有准备好发送,可以使等待信号(/WAIT)有效,来主动插入等待周期。主控发送方CPLD如果发送结束,就在发送数据的最后一个字节的同时,使突发传送中止信号(/BTERM)有效,通知PCI9054这是突发传送的最后一个字节,从而结束本次突发传送。传送过程中,如果PCI9054希望打断本次突发传输,它也可以使/BTERM有效,来结束本次突发传输。CPLD如果要继续传送数据,只能使/ADS有效,同时送出地址信息,重新开始下一次突发传输。局部总线上的数据只是进入PCI9054的内部主模式写FIFO,启动其主模式写传输。PCI9054首先通过总线申请信号线(/REQ)向PCI总线仲裁器申请总线,如果总线仲裁器允许,会向PCI9054回应一个总线应答信号(/GNT),这样PCI9054就控制了PCI总线,从而可以开始主模式的数据传送。数据首先进入PCI9054的内部32级的主模式写FIFO,然后通过PCI总线传送到信号处理模块。突发传输以一帧为单位,一帧传送2048长字,CPLD内置计数器,如果计数达到2048以后,就主动向PCI9054发送/BTERM信号,以中止本次突发传送。在突发传送过程中,如果CPLD检测到/BTERM有效,表示PCI9054主动中止本次突发传送,则CPLD控制逻辑应该使FIFO读允许信号(/REN)无效,从而停止本次突发数据传送。同时,不停的检测PCI9054的/READY信号,如果准备好信号有效,则重新发送地址选通信号(/ADS)和地址信号,继续本一帧数据的突发传送。CPLD内部应该设置传送计数器,以便能够准确的计算出被PCI9054打断以后继续传输的地址。一帧数据传送结束以后,就重新等待FIFO的半满信号(/HF),以启动下一帧的数据传送。这样,A/D采样数据就通过PCI总线源源不断的送入信号处理板。数据传输部分的仿真波形如图3所示。结语本系统已应用于某通用雷达信号处理机中,是该雷达信号处理机的重要组成部分。经前端对数据处理之后,在定时时钟的驱动下,对信号进行实时A/D转换。然后,利用PCI总线的高速传送特性,把采集数据送入信号处理模块,进行后续的数字信号处理。工程实践证明,该系统能够可靠的工作,并为后续信号处理提供有效的数据。■

参考文献1 PCI9054 DATA BOOK.USA:PLX Corp,19992 IDT DATA SHEET.USA:IDT Corp,20003 李贵山等.PCI局部总线开发者指南.西安:西安电子科技大学出版社,19964 刘书明等.高性能模数与数模转换设计.西安:西安电子科技大学出版社,20005 姚秀娟等.基于TMS320C32和AMCCS5933的高速数据采集系统.电子设计应用. 2003.7

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